ذاكرة الوصول العشوائي الديناميكية

"DRAM" redirects here. For other uses, see DRAM (disambiguation).

أنواع ذاكرة الحاسوب

Volatile

DRAM, e.g. DDR SDRAM SRAM القادم T-RAM Z-RAM TTRAM التاريخي Delay line memory Selectron tube أنبوب وليامز

Non-volatile

ROM PROM EPROM EEPROM Flash memory قادم FeRAM MRAM CBRAM PRAM SONOS RRAM Racetrack memory NRAM Millipede تاريخياً Drum memory Magnetic core memory Plated wire memory Bubble memory Twistor memory

ذاكرة الوصول العشوائي الديناميكية إنگليزية: Dynamic random access memory وهي نوع من ذاكرة الوصول العشوائي التي تحفظ كل بت في مكثفات منفصلة داخل دارة متكاملة, وهي من نوع ذاكرة قابلة للزوال. ولأن المكثف يسرب شحنات كهربائية فهي بحاجة إلى إعادة إنعاش بشكل متواصل. ولحاجتها إلى الإنعاش سميت بذاكرة الوصول العشوائي الديناميكية و أما ذاكرة الوصول العشوائي الساكنة لا تحتاج للإنعاش ولذلك سمية ساكنة. وأفضليتها على ذاكرة الوصول العشوائي الساكنة هو إحتياجها لمقحل واحد و مكثف واحد لإحتواء كل بت, بالمقارنة مع ستة مقاحل لكل بت في ذاكرة الوصول العشوائي الساكنة والتي تمكنها من تكثيف عدد وحدات التخزين على رقاقة واحدة.

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

 مبادئ التشغيل

ملف:Square array of mosfet cells read.png

The principles of operation for reading a simple 4 $\times$4 DRAM array

ملف:DRAM cell field (details).png

Basic structure of a DRAM cell array

DRAM is usually arranged in a rectangular array of charge storage cells consisting of one capacitor and transistor per data bit. The figure to the right shows a simple example with a four-by-four cell matrix. Some DRAM matrices are many thousands of cells in height and width.

 Memory timing

المقالة الرئيسية: Memory timings

Many parameters are required to fully describe the timing of DRAM operation. Here are some examples for two timing grades of asynchronous DRAM, from a data sheet published in 1998:

	"50 ns"	"60 ns"	Description
tRC	84 ns	104 ns	Random read or write cycle time (from one full /RAS cycle to another)
tRAC	50 ns	60 ns	Access time: /RAS low to valid data out
tRCD	11 ns	14 ns	/RAS low to /CAS low time
tRAS	50 ns	60 ns	/RAS pulse width (minimum /RAS low time)
tRP	30 ns	40 ns	/RAS precharge time (minimum /RAS high time)
tPC	20 ns	25 ns	Page-mode read or write cycle time (/CAS to /CAS)
tAA	25 ns	30 ns	Access time: Column address valid to valid data out (includes address setup time before /CAS low)
tCAC	13 ns	15 ns	Access time: /CAS low to valid data out
tCAS	8 ns	10 ns	/CAS low pulse width minimum

Thus, the generally quoted number is the /RAS access time. This is the time to read a random bit from a precharged DRAM array. The time to read additional bits from an open page is much less.

	PC-3200 (DDR-400)				PC2-6400 (DDR2-800)				PC3-12800 (DDR3-1600)				Description
	Typical		Fast		Typical		Fast		Typical		Fast
	cycles	time	cycles	time	cycles	time	cycles	time	cycles	time	cycles	time
tCL	3	15 ns	2	10 ns	5	12.5 ns	4	10 ns	9	11.25 ns	8	10 ns	/CAS low to valid data out (equivalent to tCAC)
tRCD	4	20 ns	2	10 ns	5	12.5 ns	4	10 ns	9	11.25 ns	8	10 ns	/RAS low to /CAS low time
tRP	4	20 ns	2	10 ns	5	12.5 ns	4	10 ns	9	11.25 ns	8	10 ns	/RAS precharge time (minimum precharge to active time)
tRAS	8	40 ns	5	25 ns	16	40 ns	12	30 ns	27	33.75 ns	24	30 ns	Row active time (minimum active to precharge time)

Minimum random access time has improved from t_RAC = 50 ns to t_RCD + t_CL = 22.5 ns, and even the premium 20 ns variety is only 2.5 times better compared to the typical case (~2.22 times better). CAS latency has improved even less, from t_CAC = 13 ns to 10 ns. However, the DDR3 memory does achieve 32 times higher bandwidth; due to internal pipelining and wide data paths, it can output two words every 1.25 ns (1600 Mword/s), while the EDO DRAM can output one word per t_PC = 20 ns (50 Mword/s).

 Timing abbreviations

tCL – CAS latency tCR – Command rate tPTP – precharge to precharge delay tRAS – RAS active time tRCD – RAS to CAS delay tREF – Refresh period tRFC – Row refresh cycle time tRP – RAS precharge

tRRD – RAS to RAS delay tRTP – Read to precharge delay tRTR – Read to read delay tRTW – Read to write delay tWR – Write recovery time tWTP – Write to precharge delay tWTR – Write to read delay tWTW – Write to write delay

 Memory cell design

انظر أيضاً: Memory cell (computing)

 Synchronous dynamic RAM

المقالة الرئيسية: Synchronous dynamic random-access memory

Synchronous dynamic RAM (SDRAM) significantly revises the asynchronous memory interface, adding a clock (and a clock enable) line. All other signals are received on the rising edge of the clock.

The RAS and CAS inputs no longer act as strobes, but are instead, along with /WE, part of a 3-bit command:

SDRAM Command summary

CS	RAS	CAS	WE	Address	Command
H	x	x	x	x	Command inhibit (no operation)
L	H	H	H	x	No operation
L	H	H	L	x	Burst Terminate: stop a read or write burst in progress.
L	H	L	H	Column	Read from currently active row.
L	H	L	L	Column	Write to currently active row.
L	L	H	H	Row	Activate a row for read and write.
L	L	H	L	x	Precharge (deactivate) the current row.
L	L	L	H	x	Auto refresh: refresh one row of each bank, using an internal counter.
L	L	L	L	Mode	Load mode register: address bus specifies DRAM operation mode.

 عمل الذاكرة

تعمل DRAM كصفحة إلكترونية مجدولة تحوي صفوفا مرقمة تحتوي بدورها على خلايا . وتحوي كل خلية قيمة 0 أو1. والخلية هي نوع معين من أنصاف النواقل ، تستطيع تخزين قيمة 1 أو 0 بواسطة ترانزستور ومكثفة . تصنع DRAM على شكل رقاقات مثبتة باللحام على بطاقة واحدة . وسوف ندعو هذه البطاقة stick . يحتاج مصنعو DRAM إلى ترتيب رقاقات مفردة ضمن مجموعة يستطيع الحاسب استعمالها . وهذا مهم ، لأن رقاقاتDRAM تصنع وفق سعات مختلفة . فقد تستطيع رقاقة واحدة تخزين مليون سطر شيفرة ( وهو سطر من الصفحة المجدولة التي افترضناها لتمثيل RAM) لكن كل سطر يحوي 4بت فقط . وعادة ما يستعمل الاختصار 1Meg * 4 (1Meg تساوي 1,048,576 ) لتمثيل سعة رقاقة ما . بينما قد تحوي رقاقة أخرى بليون صف يحوي كل منها 8 بت بيانات ، مثلا 512Meg * 8 ومن الصعب معرفة سعة رقاقات DRAM بمجرد النظر إليها . إذ يعرف مصنعو DRAM فقط معنى الرقم المكتوب على الرقاقات ( أحيانا نستطيع تخمين ذلك ) .

 تنظيم ذاكرة الوصول العشوائي الديناميكية DRAM

تعد DRAM الذاكرة RAM القياسية المستخدمة في كل الحواسب منذ منتصف السبعينيات من القرن الفائت (وليس فقط في الحواسب الشخصية ) ، وذلك نظرا لسرعتها العالية وسعتها الكبيرة وسعرها المنخفض . في الواقع ، تستعمل DRAM في الكثير من التجهيزات بدءا من السيارات وصولا إلى المنتجات الآلية . وهناك متطلبات خاصة يفرضها الحاسب الشخصي من DRAM فقد احتوى المعالج 8088 ممر أمامي يعرض 8 بت . وقد كانت كل الأوامر المرسلة إلى المعالج 8088 عبارة عن وحدات بعرض 8 _بت . لذلك ، أنت بحاجة إلى RAM تستطيع تخزين البيانات على شكل وحدات بعرض 8 _ بت ولا تزال أحدث CPUاليوم قادرة على تشغيل كل أوامر 8088 الأساسية ( بالإضافة إلى كل الأوامر المتقدمة الخاصة بهذه الـ CPU ) وذلك لتحقيق التوافق مع المعايير السابقة . لذلك بقي عرض RAM الأدنى هو 8_ بت وعندما يتحدث الناس عن ذاكرة الحاسب فإنهم يقولون عبارات مثل ، 64 ميغا بايت ، 512 ميغا بايت, أو640 كيلو بايت إذا كان الحاسب قديما .إنك لن تسمع أبدا عبارات مثل 16 ميغا بايت ، أو 32 ميغا بايت لتوصيف ذاكرة RAM ، وذلك لأن CPU تحتاج إلى ذاكرة لتخزين البيانات والبرامج على شكل وحدات بعرض 8_ بت ( 1بايت ) إذا, عندما نتحدث عن ذاكرة الحاسب فإننا نتحدث دوما عن ذاكرة بعرض واحدة بايت . فقد تكون رقاقات DRAM المتوفرة اليوم ذات عرض أكبر من 1_بت (وهي حالة DRAM التي كانت متوفرة في السابق ) . وهذا يعني انه كان لدينا سعات مثل 64K * 1 أو 256 * 1 ( دوما عرض 1_ بت ) إذا كيف تحولت DRAM بعرض 1 _بت إلى ذاكرة بعرض 8_بت ؟ الجواب كان بسيطا للغاية : لنأخذ ثماني رقاقات بعرض 1_بت ولنرتبها إلكترونيا مع رقاقة التحكم بالذاكرة (الجسر الشمالي /NORTHBRIDGE ) بحيث يصبح لدينا 8_بت . أولا ضع صف الرقاقات DRAM بعرض 1_بت في صف واحد على اللوحة الأم ثم صل هذا الصف من رقاقات DRAM مع رقاقة الجسر الشمالي (التي يفترض أن تكون مصممة للتعامل مع ذلك ) لتشكيل ذاكرة بعرض 1_بايت الآن لدينا ثمان رقاقات DRAM كل منها يعرض 1_بت ، وتبدو جميعها وكأنها رقاقة DRAM واحدة بعرض 8_بت بالنسبة لـCPU .

 المراجع

كتاب +A للكاتب:Michael Mayers

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

 See also

• DRAM price fixing
• Flash memory
• List of device bit rates
• Memory bank
• Memory geometry

 Further reading

• Keeth, Brent; Baker, R. Jacob; Johnson, Brian; Lin, Feng (2007). DRAM Circuit Design: Fundamental and High-Speed Topics. Wiley. ISBN 978-0470184752.
• Jacob, Bruce; Wang, David; Ng, Spencer (2010) [2008]. Memory Systems: Cache, DRAM, Disk. Morgan Kaufmann. ISBN 978-0-08-055384-9.

 External links

• Culler, David (2005). "Memory Capacity (Single Chip DRAM)". EECS 252 Graduate Computer Architecture: Lecture 1. Electrical Engineering and Computer Sciences,University of California, Berkeley. p. 15. Logarithmic graph 1980–2003 showing size and cycle time.
• Benefits of Chipkill-Correct ECC for PC Server Main Memory — A 1997 discussion of SDRAM reliability—some interesting information on "soft errors" from cosmic rays, especially with respect to error-correcting code schemes
• Tezzaron Semiconductor Soft Error White Paper 1994 literature review of memory error rate measurements.
• Johnston, A. (October 2000). "Scaling and Technology Issues for Soft Error Rates" (PDF). 4th Annual Research Conference on Reliability Stanford University. Archived from the original (PDF) on 2004-11-03.
• Mandelman, J. A.; Dennard, R. H.; Bronner, G. B.; Debrosse, J. K.; Divakaruni, R.; Li, Y.; Radens, C. J. (2002). "Challenges and future directions for the scaling of dynamic random-access memory (DRAM)". IBM Journal of Research and Development. 46 (2.3): 187–212. doi:10.1147/rd.462.0187. Archived from the original on 2005-03-22.
• Ars Technica: RAM Guide
• Wang, David Tawei (2005). Modern DRAM Memory Systems: Performance Analysis and a High Performance, Power-Constrained DRAM-Scheduling Algorithm (PDF) (PhD). University of Maryland, College Park. hdl:1903/2432. Retrieved 2007-03-10. A detailed description of current DRAM technology.
• Multi-port Cache DRAM — MP-RAM
• Drepper, Ulrich (2007). "What every programmer should know about memory".